Broadcom và Marvell đang chi phối câu chuyện nền tảng của các trung tâm dữ liệu AI

Broadcom và Marvell là hai công ty thống trị trong mảng custom ASIC.

Custom ASIC là một trong những phân khúc tăng trưởng nhanh nhất trong semiconductors. Lý do điều này quan trọng, hay điểm chính tôi muốn nêu ở đây, là

Moore’s Law đã dần suy yếu sau nút quy trình 28nm, nghĩa là việc thu nhỏ diện tích chip không còn mang lại mật độ transistor cao hơn, sức mạnh tính toán lớn hơn, mức tiêu thụ điện thấp hơn, hay tốc độ tính toán nhanh hơn thông qua tần số chuyển đổi 0/1 cao hơn.

Ở các nút 3 nm và 2 nm ngày nay, chi phí thiết kế và tape-out cho một wafer đơn lẻ vượt quá $500 million, và toàn bộ cấu trúc kinh tế của ngành chắc chắn sẽ phải được tái tổ chức.

Nó sẽ được tái tổ chức như thế nào?

Nếu bạn là Google, và bạn chi hơn $50 billion mỗi năm cho chi phí điện năng và khấu hao liên quan đến TPU training và inference, thì một chip tùy chỉnh có thể cắt chi phí token inference 30% đồng nghĩa với khoản tiết kiệm đáng kể.

Trong năm năm qua, một tỷ trọng ngày càng tăng của capital expenditures của Hyperscaler đã đổ vào các chip tự phát triển, trong khi mức tăng dollar biên của Nvidia GPUs có sẵn trên thị trường đã dần chững lại. Google TPU v7, AWS Trainium 2 và Trainium 3, Microsoft Maia 100 và Maia 200, Meta MTIA, và Apple’s in-house AI server chip được chính thức xác nhận vào 2026.

Trên toàn cầu, thực sự chỉ có hai công ty đủ năng lực đảm nhận công việc co-design ASIC ở quy mô hyperscaler: Broadcom và Marvell. Theo nghiên cứu ngành của Tom's Hardware, hai công ty này cộng lại chiếm khoảng 95% thị trường co-design bộ tăng tốc AI tùy chỉnh của hyperscaler.

Điều mà mức tập trung 95% này có nghĩa là: trong vòng năm đến mười năm tới, giữa tất cả các khoản AI capital expenditures mà hyperscaler triển khai, sự ra đời của mọi XPU nội bộ gần như luôn sẽ đi qua tay một trong hai công ty này.

Sự trỗi dậy của custom ASIC không phải là một câu chuyện kinh doanh; đó là một cuộc tái cấu trúc kinh tế bị buộc phải tồn tại sau khi vật lý học chạm đến giới hạn của nó

Tập trung khách hàng cao

Thứ nhất, khách hàng của custom ASIC tập trung rất cao ở nhóm hyperscaler hàng đầu.

Năm 1974, Dennard đề xuất một định luật scaling tại IBM Research, phát hiện rằng khi chip được thu nhỏ, hiệu năng có thể tăng lên trong khi mức tiêu thụ điện được giữ nguyên.

Nhưng đến nút 90nm, các vấn đề rò rỉ nghiêm trọng do các hằng số vật lý áp đặt đã ngăn điện áp tiếp tục giảm theo tỷ lệ tương ứng, khiến mật độ công suất tăng vọt. Đây là nguyên nhân vật lý khiến xung nhịp CPU ngừng tăng quanh năm 2005, và là điểm khởi đầu cho sự trỗi dậy sau này của kiến trúc đa nhân.

Bắt đầu từ 28nm, chi phí trên mỗi transistor không còn giảm nữa; thay vào đó, nó bắt đầu tăng, khiến chi phí sản xuất và thiết kế tăng mạnh.

Ngày nay, tape-out 3nm tốn tới $500 million, và 2nm gần với $1 billion hơn. Những chi phí cố định cực cao như vậy có nghĩa là chỉ những gã khổng lồ data center hàng đầu, tiêu thụ hàng triệu chip mỗi năm, mới có thể khấu hao chi phí thông qua sản lượng khổng lồ.

Theo TSMC và các lộ trình ngành, công nghệ quy trình được kỳ vọng sẽ đạt tới A10, hay nút 1nm, vào khoảng 2030, tại thời điểm đó việc scaling transistor vật lý sẽ đi đến hồi kết. Mức tăng compute sẽ phụ thuộc hoàn toàn vào packaging, interconnect, và đổi mới kiến trúc, đây là cơ hội cấu trúc lớn nhất cho thế độc quyền custom ASIC trong thập kỷ tới.

Moore’s Law suy yếu làm thay đổi cấu trúc vốn

Thứ hai, sự thất bại của Moore’s Law đã làm thay đổi cấu trúc vốn. Trước đây, từ TSMC N5 đến N3, mật độ transistor tăng 1.6 lần trong khi chi phí wafer chỉ tăng 18%, và chi phí trên mỗi transistor giảm 25%.

Khi N3 chuyển sang N2, mật độ chỉ có thể cải thiện 1.15 lần, nhưng chi phí wafer tăng 50% vì độ phức tạp của quy trình, trong khi chi phí trên mỗi transistor lại tăng 30%.

Vì vậy, trái với trực giác, các nút quy trình tiên tiến không còn làm chip rẻ hơn; thay vào đó, chúng dùng các transistor đắt đỏ hơn để thực hiện các tác vụ compute tuyệt đối vốn chỉ có thể đạt được ở những nút tiên tiến nhất.

Các SoCs cấp thấp nhạy cảm về chi phí như smartwatch sẽ vẫn bám ở các nút cũ như N16/N7, trong khi các bộ tăng tốc AI hàng đầu với yêu cầu compute cứng và chấp nhận mức premium cao phải dùng N3 hoặc thậm chí N2.

Broadcom’s TPU v6e Trillium cho Google nằm trên nút N3, TPU v7 Ironwood nằm trên N3, và TPU thế hệ tiếp theo chuyển sang N2.

Meta’s MTIA T-V1 cho Meta nằm trên nút N5, và MTIA T-V2 nâng lên N3.

Chip inference nội bộ đầu tiên của OpenAI được xác nhận trên N3, và thế hệ thứ hai nhảy thẳng lên N2.

Chip AI server của Apple bắt đầu trực tiếp ở N2.

Marvell’s Trainium 2 cho AWS nằm trên nút N5, và Trainium 3 nâng lên N3. MRVL’s Maia 100 cho Microsoft nằm trên nút N5, và Maia 200 ở N3.

Tất cả các XPU flagship thế hệ tiếp theo từ hyperscaler đang bước vào cửa sổ chuyển tiếp N3-to-N2.

Cửa sổ này đại khái bao phủ giai đoạn 2026 đến 2028, trùng khớp với mục tiêu doanh thu AI được Broadcom định hướng là hơn $100 billion trong FY27, và cũng trùng với lộ trình ngầm định của Marvell từ khoảng $8 billion doanh thu data center trong FY27 tiến tới gần $20 billion trong FY29.

Backside power delivery và High-NA EUV

Trong năm năm tới, ngành có hai hướng công nghệ quan trọng: backside power delivery và High-NA EUV.

Trong số đó, High-NA EUV là công nghệ lithography thế hệ tiếp theo do ASML dẫn đầu. Khi chip AI thu nhỏ xuống tương đương khoảng 1.4 nm, mật độ transistor trên mỗi đơn vị diện tích có thể tăng hơn 1.3 lần so với 2nm, tương ứng với một bước nâng cấp nữa về compute trên mỗi chip đơn.

Nếu việc triển khai bị trì hoãn, toàn bộ ngành sẽ buộc phải chuyển sớm hơn sang các giải pháp packaging quyết liệt hơn và đổi mới kiến trúc ở cấp hệ thống để nâng compute.

High-NA EUV có khả năng bị trì hoãn 12 đến 18 tháng, vì chi phí mask, vật liệu resist, và các công cụ metrology đều cần được thích nghi lại, điều này có lợi cho Broadcom, thiết kế chip của Marvell, và TSMC.

Tích hợp ở cấp hệ thống đang thay thế việc scaling transistor như là động cơ mới của tăng trưởng compute

Năm 2010, chi phí đóng gói chiếm khoảng 5% đến 8% tổng chi phí chip; đến năm 2020, tỷ lệ đó đã tăng lên 12% đến 15%; và đến năm 2026, đối với các bộ tăng tốc AI flagship, chi phí đóng gói nhìn chung đã vượt quá 30%, với một số thiết kế cực đoan tiến gần 40%.

Lý do là vì đóng gói đã trở thành nút thắt then chốt quyết định cả giới hạn hiệu năng chip lẫn năng lực cung ứng.

Trước hết, để làm rõ khái niệm: wafer là nguyên liệu thô, bare die là bán thành phẩm, còn chip đã đóng gói và kiểm thử là sản phẩm cuối cùng.

Thứ nhất, giới hạn mask, ở cấp độ vật lý, ràng buộc diện tích đơn die vào khoảng 858 millimeters vuông, vì vậy các chip AI đang chuyển từ single die ngày càng lớn sang tích hợp đa die.

Thứ hai là vấn đề memory wall. Số lượng HBM stack mà một chip đơn có thể hỗ trợ bị giới hạn bởi số lượng giao diện HBM có thể đặt vừa dọc theo mép die. Để tiếp tục tăng băng thông, HBM phải được đưa vật lý lại gần logic die hơn và kết nối trực tiếp qua các giao diện rộng, tốc độ cao.

Thứ ba, mức tiêu thụ năng lượng của interconnect đã vượt cả năng lượng tính toán, khiến đóng gói tích hợp trở thành con đường kỹ thuật khả thi duy nhất.

Vì vậy, ai kiểm soát được đóng gói tiên tiến thì người đó kiểm soát trần giao hàng thực tế cho các bộ tăng tốc AI. Câu trả lời là TSMC.

CoWoS là nền tảng đóng gói 2.5D của TSMC ra mắt năm 2011. Cấu trúc cơ bản của nó có ba lớp: lớp dưới cùng là organic substrate, lớp giữa là silicon interposer, và lớp trên cùng gồm logic dies và HBM dies.

Khi CoWoS mới được giới thiệu, nó chủ yếu phục vụ GPU cao cấp và FPGA. Nó bước vào thị trường bộ tăng tốc AI đại chúng vào năm 2016 và trở thành tiêu chuẩn cho các XPU flagship của hyperscaler kể từ năm 2022.

Trong vài thập kỷ qua, quy trình càng tiên tiến thì transistor càng nhỏ, số transistor trên chip càng nhiều, hiệu năng càng mạnh và điện năng tiêu thụ càng thấp. Khách hàng sẵn sàng tiếp tục chuyển sang các node tiên tiến vì đây không chỉ là một nâng cấp công nghệ, mà còn là một nâng cấp kinh tế.

Nhưng logic này bắt đầu thay đổi từ 3nm sang 2nm. Đó là node mà chúng ta đang trải qua hiện nay.

Tức là, sự thất bại của Moore’s Law được nhắc đến trước đó đã làm thay đổi cấu trúc vốn.

Lớp đầu tiên của hệ thống chi phí quy trình tiên tiến là NRE, hay non-recurring engineering cost, tức chi phí phát triển kỹ thuật một lần, bao gồm định nghĩa kiến trúc, cấp phép IP, thiết kế RTL, kiểm chứng, thiết kế vật lý, đóng timing, tối ưu hóa điện năng, đồng thiết kế đóng gói, lập kế hoạch kiểm thử, phí công cụ EDA, và nhiều hơn nữa.

Lớp thứ hai là tape-out và masks. Node càng tiên tiến thì masks càng phức tạp, càng nhiều lớp EUV, và chi phí thử-sai càng cao. Khi chip đã được thiết kế xong, nó phải được bàn giao cho foundry để sản xuất thử, tức là tape-out. Thiệt hại từ một lần tape-out thất bại là rất lớn, bao gồm cửa sổ sản phẩm 6 đến 9 tháng, thời điểm triển khai của khách hàng, kế hoạch công suất của TSMC, lịch mua HBM và phân bổ nguồn lực đóng gói, cùng nhiều yếu tố khác.

Lớp thứ ba là chi phí wafer và yield.

Trong giai đoạn sản xuất hàng loạt ban đầu của 2nm, chi phí trên mỗi die có thể cao hơn đáng kể so với 3nm.

Vì vậy, 2nm là bước ngoặt của ngành

Đối với hyperscalers, tổng chi phí tạo ra, xử lý hoặc hiểu mỗi token quan trọng hơn.

Cùng mức tiêu thụ điện, chip có thể chạy nhiều inference hơn không? Trong cùng một rack, chip có thể mang lại mật độ tính toán cao hơn không? Với cùng số tiền chi cho điện năng và khấu hao, nó có thể phục vụ nhiều yêu cầu người dùng hơn không? Nó có thể giảm chi phí inference trên mỗi triệu token không? Nó có thể cải thiện biên lợi nhuận gộp của các sản phẩm AI không?

Chỉ cần workload đủ ổn định và quy mô đủ lớn, chip tùy biến có thể vượt trội hơn các giải pháp đa dụng về chi phí vòng đời.

Vì vậy, sự trỗi dậy của custom ASIC không phải vì khách hàng đột nhiên thích tự phát triển nội bộ; mà là vì các node tiên tiến quá đắt, GPU đa dụng quá đắt, và quy mô inference và training của AI quá lớn.

Giá trị của Broadcom và Marvell nằm ở quản trị độ phức tạp

Broadcom và Marvell cung cấp một bộ đầy đủ các năng lực quản trị độ phức tạp, bao gồm thư viện IP sẵn có, SerDes, PHY, interconnect, đồng thiết kế đóng gói, kinh nghiệm quy trình TSMC, kinh nghiệm tăng sản lượng yield, kinh nghiệm kiểm thử sản xuất hàng loạt, và sự hiểu biết hệ thống tích lũy qua hợp tác dài hạn với hyperscalers.

Nói cách khác, quy trình 2nm càng phức tạp thì khách hàng càng cần các đối tác đồng thiết kế bên ngoài. Chi phí quy trình tiên tiến càng cao thì chi phí thử-sai càng lớn, và giá trị của Broadcom và Marvell càng tăng.

Ở đây, cần giới thiệu hai khái niệm.

Design-Technology Co-Optimization (DTCO). Thiết kế chip tham gia vào việc định nghĩa đồng bộ standard cells, SRAM, design rules, power paths và timing models trong giai đoạn phát triển quy trình.

System-Technology Co-Optimization (STCO). Tối ưu hóa chip AI phải xem xét cùng lúc logic die, HBM, CoWoS, substrate, optical interconnect, rack network, nguồn điện và làm mát.

Quy trình càng phức tạp thì khách hàng càng cần các đối tác đồng thiết kế bên ngoài giàu kinh nghiệm. Hai khái niệm này giải thích vì sao hào lũy của AVGO và MRVL ngày càng sâu.

Broadcom và Marvell về thực chất đang bán bảo hiểm cho độ phức tạp. Khách hàng không chỉ trả tiền cho thiết kế, mà còn trả thêm phí để giảm xác suất thất bại của dự án, rút ngắn thời gian đưa vào sản xuất hàng loạt, cải thiện độ chắc chắn về yield, và tăng cường phối hợp chuỗi cung ứng.

Lợi thế của Broadcom nằm ở tính hoàn chỉnh của hệ thống mạnh hơn, năng lực đồng thiết kế ASIC, switching chips, SerDes, PHY, Ethernet, kinh nghiệm đóng gói, và một tập khách hàng lớn hơn.

Quan trọng hơn, Broadcom còn có dòng tiền mạnh từ mảng phần mềm, khiến công ty nhìn giống một nền tảng lai giữa AI semiconductors + infrastructure software cash flow trên thị trường vốn.

Marvell có lợi thế ở chỗ mảng trung tâm dữ liệu AI của hãng thuần hơn, và nó đang ngày càng trở nên quan trọng trong interconnect quang, DSP, PAM4, networking trung tâm dữ liệu, và các dự án silicon tùy chỉnh.

Marvell không đa dạng hóa như Broadcom, và cũng không có sự hỗ trợ dòng tiền từ phần mềm như VMware. Nhưng chính vì thuần hơn, một khi các dự án lớn từ AWS, Microsoft, và các khách hàng lớn khác ramp thành công, đòn bẩy doanh thu sẽ rõ rệt hơn.

Câu hỏi then chốt trong thời gian tới là,

liệu xu hướng chi tiêu vốn AI chuyển từ GPU đa năng sang ASIC tùy chỉnh có tiếp tục hay không. Nếu có, Broadcom và Marvell không còn là các nhà cung cấp dịch vụ thiết kế chip truyền thống, mà là những nhà cung cấp hạ tầng cốt lõi trong các hệ thống điện toán tự xây của hyperscaler.

Nhưng nếu chi phí 2nm quá cao và khách hàng làm chậm quá trình chuyển đổi, việc ghi nhận doanh thu của Broadcom và Marvell sẽ bị trì hoãn. Nếu Nvidia cung cấp các giải pháp bán tùy chỉnh, biên lợi nhuận dài hạn của Broadcom và Marvell cũng sẽ phải được đánh giá lại.

Nvidia đã đầu tư chiến lược vào Marvell, vì vậy Broadcom thực sự phải đối đầu trực diện với Nvidia.

Sự cần thiết của ASIC tự xây của hyperscaler

ASIC tự xây của hyperscaler có ý nghĩa khi khối lượng công việc AI đủ lớn, đủ ổn định, và đủ có thể dự đoán để chuyển một phần workload AI từ GPU đa năng sang ASIC tùy chỉnh, phục vụ chính hoạt động kinh doanh của họ với chi phí đơn vị thấp hơn thay vì thay thế Nvidia.

GPU của Nvidia có lợi thế về tính đa dụng, hệ sinh thái phần mềm, hệ sinh thái nhà phát triển, và tính linh hoạt cho việc huấn luyện các mô hình frontier. Với các mô hình mới, thuật toán mới, framework mới, và operator mới, GPU vẫn là lựa chọn an toàn nhất, nhanh nhất, và tổng quát nhất.

Nhưng một khi các dịch vụ AI bước vào giai đoạn thương mại hóa quy mô lớn, cấu trúc chi phí sẽ thay đổi, và suy luận sẽ vượt qua huấn luyện để trở thành workload chủ đạo.

Suy luận quy mô lớn, recommendation, xếp hạng quảng cáo, tìm kiếm, giọng nói, dịch thuật, tạo ảnh, hoàn thành mã, và các workload AI tương tự trở nên rất phù hợp để tùy chỉnh khi chúng đạt đến quy mô khổng lồ và mô thức ổn định.

Google là đơn vị thực hành sớm nhất, là bên đầu tiên chứng minh rằng ASIC tự xây có thể trở thành một nền tảng dài hạn thay vì một dự án đơn lẻ.

TPU được thiết kế cho các workload AI trong hệ sinh thái của chính nó, từ tìm kiếm, quảng cáo, dịch thuật, và gợi ý đến Gemini và Google Cloud AI, trở thành một trong những thành phần cốt lõi của Google AI.

Google là một khách hàng điển hình của Broadcom, với lộ trình dài hạn rõ ràng, các thế hệ chip ổn định, và yêu cầu cực kỳ cao đối với interconnect cao cấp và đồng tối ưu hóa hệ thống.

AWS là một nhà cung cấp hạ tầng đám mây. Vì vậy Trainium và Inferentia của AWS được thiết kế để mang lại cho khách hàng đám mây năng lực điện toán AI rẻ hơn, dễ kiểm soát hơn, và có giá trị cao hơn.

Nhu cầu của Microsoft tập trung vào Azure OpenAI, GitHub Copilot, Microsoft 365 Copilot, Bing, Windows AI, và các dịch vụ AI doanh nghiệp. Maia tự xây của hãng không chỉ nhằm giảm chi phí, mà còn là lựa chọn hạ tầng, để AI có thể được chuyển sang các chip nội bộ dễ kiểm soát hơn, giảm chi phí dài hạn và cải thiện khả năng chống chịu chuỗi cung ứng.

Nhu cầu MTIA của Meta cũng tương tự, phục vụ các hệ thống recommendation, xếp hạng quảng cáo, phân phối nội dung, và social graph.

Đi sâu vào Broadcom $AVGO

Hoạt động kinh doanh của Broadcom chủ yếu được chia thành bốn mảng,

1) bộ tăng tốc AI tùy chỉnh;

2) chip switching, Ethernet, NIC, và fabric trong các trung tâm dữ liệu AI;

3) năng lực I/O tốc độ cao như SerDes, PHY, CPO, và interconnect quang;

4) các mảng phần mềm được mua lại thông qua VMware.

Đây là khác biệt lớn nhất giữa Broadcom và nhiều công ty bán dẫn AI khác. Nhiều công ty chỉ có một lớp kinh doanh, hoặc là GPU, hoặc là HBM, hoặc là module quang. Broadcom được định vị tại nhiều điểm then chốt trong các trung tâm dữ liệu AI cùng lúc.

Hoạt động kinh doanh của Broadcom được xây dựng thông qua các thương vụ mua lại liên tục, tích hợp, cắt giảm chi phí không cốt lõi, giữ lại các dòng sản phẩm biên lợi nhuận cao, và cải thiện chuyển đổi dòng tiền, hình thành một mô hình phân bổ vốn rất đặc trưng. Logic nền tảng của nó có tính nhất quán cao.

Chip không dây, chip băng thông rộng, lưu trữ doanh nghiệp, switching mạng, SerDes, ASIC, và phần mềm VMware đều có chung các đặc điểm: chi phí chuyển đổi khách hàng cao, chu kỳ thiết kế dài, vòng đời dài, rào cản gia nhập cao, và biên lợi nhuận gộp cùng chất lượng dòng tiền mạnh.

Vì vậy Broadcom không phải là một công ty bán dẫn truyền thống theo hướng đổi mới; nó là một công ty vận hành tài sản phức tạp, giỏi biến các dòng sản phẩm phức tạp thành tài sản dòng tiền dài hạn.

ASIC AI tùy chỉnh của hyperscaler cũng là một mảng kinh doanh có độ phức tạp cực cao, chi phí chuyển đổi cực cao, và vòng đời cực dài. Một khi khách hàng chọn Broadcom để đồng phát triển một thế hệ bộ tăng tốc AI, mối quan hệ đó không kết thúc chỉ với một con chip.

Và ASIC không được phát triển hoàn toàn từ đầu cho từng khách hàng. Những gì khách hàng cần là sự điều chỉnh cho các workload AI khác nhau, chẳng hạn TPU của Google, MTIA của Meta, chip suy luận của OpenAI, và chip AI private-cloud của Apple; các yêu cầu đều khác nhau.

Nhưng Broadcom có thể tái sử dụng SerDes, PHY, phối hợp die-to-die, kinh nghiệm đóng gói, luồng kiểm thử, và phương pháp sản xuất hàng loạt ở tầng nền tảng.

Một ASIC AI quy mô hyperscaler chứa ít nhất sáu mô-đun then chốt,

1) ma trận tính toán;

2) hệ thống SRAM và cache trên chip;

3) HBM;

4) mô-đun interconnect;

5) SerDes / PHY;

6) quản lý điện năng và các mô-đun liên quan khác.

SerDes phải đảm bảo tính toàn vẹn tín hiệu, mức tiêu thụ điện, tỷ lệ lỗi bit, và độ tin cậy ở tốc độ dữ liệu cực cao. Chu kỳ tích lũy thường được tính bằng năm và không thể nhanh chóng sao chép chỉ bằng cách bổ sung nhân sự trong ngắn hạn.

Truyền dữ liệu giữa các chip, giữa các máy chủ, giữa các rack, và giữa các trung tâm dữ liệu quyết định tỷ lệ sử dụng của toàn bộ cụm trung tâm dữ liệu AI.

Broadcom có vị thế gần như độc quyền trong lĩnh vực này.

Dòng chip chuyển mạch Tomahawk thống trị mạng xương sống tốc độ cao của các trung tâm dữ liệu AI, và thông lượng của một chip đơn Tomahawk 5 đạt 51.2 Tbps, được thiết kế cho các kịch bản băng thông cực cao.

Dòng Jericho tập trung vào việc xử lý các “microbursts” thường gặp trong huấn luyện AI. Thông qua các cơ chế kiểm soát lưu lượng ở cấp độ phần cứng, nó loại bỏ tràn bộ đệm ở cấp logic mạch và đạt được truyền dẫn không mất mát ở tầng vật lý, thay vì dựa vào việc truyền lại theo giao thức phần mềm sau đó.

Hiện tại, trong các mạng trung tâm dữ liệu AI dựa trên Ethernet, các chip chuyển mạch thương mại của Broadcom nắm giữ vị thế thống trị tuyệt đối. Đối thủ thực sự duy nhất là giải pháp InfiniBand của Nvidia, nhưng ngoài chính Nvidia, toàn ngành đang thúc đẩy mạnh mẽ con đường thay thế Ethernet.

SerDes / PHY / optical interconnect: sức mạnh định giá I/O nền tảng của Broadcom

Chip chuyển mạch quyết định khả năng điều phối dữ liệu bên trong các trung tâm dữ liệu AI, trong khi SerDes, PHY và optical interconnect quyết định liệu dữ liệu có thể lưu chuyển ổn định ở quy mô lớn hơn nhiều giữa các cụm lớn với mức tiêu thụ điện đủ thấp, độ tin cậy đủ cao và băng thông đủ lớn hay không.

SerDes là viết tắt của serializer / deserializer. Vai trò của nó là chuyển đổi dữ liệu song song bên trong chip thành các tín hiệu nối tiếp tốc độ cao để truyền đi, rồi chuyển đổi chúng trở lại ở đầu kia.

Bởi vì cụm AI càng lớn thì chuyển động dữ liệu càng trở nên quan trọng. Mọi giao tiếp xuyên chip, xuyên bo mạch, xuyên switch và xuyên rack đều đi qua I/O tốc độ cao. Tốc độ càng cao thì tính toàn vẹn tín hiệu, mức tiêu thụ điện, tản nhiệt và tỷ lệ lỗi bit càng trở thành vấn đề.

Đó cũng là lý do vì sao SerDes cao cấp là một trong những lĩnh vực khó nhất trong thiết kế analog và mixed-signal. SerDes cao cấp đòi hỏi nhiều năm lặp lại sản phẩm, xác nhận silicon, gỡ lỗi tại chỗ với khách hàng, đồng thiết kế đóng gói và khoanh vùng vấn đề ở cấp hệ thống.

Nếu một hyperscaler chỉ muốn làm một con chip, có thể sẽ có nhiều nhà cung cấp dịch vụ thiết kế để lựa chọn. Nhưng nếu muốn biến một AI ASIC thành một sản phẩm hệ thống có thể liên kết với nhau, lắp vào rack, lặp lại qua các thế hệ và được tối ưu chung với HBM, CoWoS, mạng chuyển mạch và optical interconnect, thì các lựa chọn sẽ nhanh chóng thu hẹp.

Đây là nguồn sức mạnh định giá thứ hai của Broadcom: khả năng mở rộng và tái sử dụng IP I/O nền tảng.

VMware: dòng tiền phần mềm sẽ ảnh hưởng đến định giá AI ASIC

VMware có hai tác động quan trọng đến định giá AI của Broadcom,

1) nó tạo ra dòng tiền;

2) nó cung cấp một điểm đi vào hạ tầng doanh nghiệp.

Sau khi mua VMware, Broadcom bổ sung thêm một mảng phần mềm hạ tầng biên lợi nhuận cao với chất lượng dòng tiền tốt hơn, tạo ra một vùng đệm dòng tiền tương đối ổn định.

Điều này biến Broadcom thành một nền tảng tổng hợp của tăng trưởng bán dẫn AI + dòng tiền phần mềm hạ tầng.

Điều đó không có nghĩa là VMware không có rủi ro. Sau khi Broadcom mua VMware, thị trường cũng liên tục thảo luận về việc khách hàng di chuyển, áp lực giá và ma sát hệ sinh thái. Một số doanh nghiệp đã cố gắng giảm sự phụ thuộc vào VMware, điều này cho thấy VMware không phải là một tài sản dòng tiền hoàn hảo không có rủi ro.

Nhưng từ logic phân bổ vốn của Hock Tan, chiến lược của VMware không phải là tối đa hóa số lượng khách hàng, mà là theo đuổi khách hàng doanh nghiệp giá trị cao, biên lợi nhuận cao và danh mục sản phẩm tập trung hơn.

Điều này phù hợp với cách Broadcom tích hợp CA và Symantec Enterprise: cắt bỏ các mảng kinh doanh lợi suất thấp, giữ lại khách hàng cốt lõi, tăng mức độ thâm nhập thuê bao, và cải thiện biên lợi nhuận cùng chuyển đổi dòng tiền.

Trong chu kỳ tăng trưởng, ASIC và mảng trung tâm dữ liệu tạo ra đòn bẩy tăng trưởng. Trong chu kỳ suy thoái, VMware cung cấp vùng đệm dòng tiền. Dòng tiền đó đến lượt nó tiếp tục hỗ trợ cổ tức, mua lại cổ phiếu, tích hợp M&A, và vòng đầu tư tiếp theo vào hạ tầng AI.

Phân tích sâu về Marvell $MRVL

Liệu Marvell có thực sự là nhà cung cấp thứ hai có giá trị nhất về silicon tùy biến sau Broadcom, hay chỉ là một cổ phiếu chu kỳ beta cao mà câu chuyện AI đã được kéo lên trước? Đó là câu hỏi cốt lõi để hiểu về Marvell.

Marvell và Broadcom không phải cùng một kiểu công ty

Không thể đơn giản mô tả Marvell là một Broadcom khác.

Điểm mạnh của Broadcom là nền tảng hóa. ASIC, trung tâm dữ liệu AI, SerDes / PHY, dòng tiền phần mềm VMware và kỷ luật M&A của Hock Tan cùng nhau nâng đỡ khung định giá của công ty.

Câu chuyện của Marvell tập trung hơn vào trung tâm dữ liệu AI, đặc biệt là ASIC, optical interconnect, DSP, chuyển mạch Ethernet, PCIe retimers, AEC DSP, và mở rộng scale-up, scale-out và scale-across.

Vì vậy $MRVL giống một cổ phiếu hạ tầng trung tâm dữ liệu AI có beta cao hơn.

Nếu các dự án khách hàng tăng tốc thành công, đòn bẩy doanh thu sẽ trực tiếp hơn Broadcom; nhưng nếu thời điểm của khách hàng bị trì hoãn hoặc áp lực giá optical interconnect gia tăng, cổ phiếu cũng sẽ nhạy cảm hơn.

Định vị của Marvell: từ công ty chip lưu trữ/mạng sang nền tảng kết nối trung tâm dữ liệu AI

Mười năm trước, Marvell chủ yếu được thị trường nhìn nhận như một công ty chip điều khiển lưu trữ, mạng doanh nghiệp và hạ tầng truyền thông.

Sau khi Matt Murphy tiếp quản, công ty được tái định vị từ một nhà cung cấp bán dẫn truyền thống thành một công ty bán dẫn hạ tầng dữ liệu.

Việc định vị này rất quan trọng. Bởi vì trung tâm dữ liệu AI không chỉ là về GPU, và cũng không chỉ là về ASIC.

Phía sau các cụm AI quy mô lớn là cả một hạ tầng dữ liệu. Tính toán, bộ nhớ, mạng, mô-đun quang, chip chuyển mạch, PCIe, retimers, DSP, CPO, NPO, DCI, liên kết rack và liên kết giữa các trung tâm dữ liệu đều là những thành phần không thể thiếu.

Nhu cầu của một trung tâm dữ liệu không chỉ là chip tính toán nhanh đến mức nào, mà là liệu hàng chục nghìn GPU hay XPU có thể được kết nối thành một hệ thống với mức sử dụng cao, độ trễ thấp, tỷ lệ mất gói thấp và khả năng mở rộng hay không. Khi huấn luyện các mô hình lớn, hàng chục nghìn GPU hoặc XPU cần liên tục đồng bộ tham số và gradient.

Khi suy luận được thương mại hóa ở quy mô lớn, hệ thống phải tiếp tục phục vụ yêu cầu của người dùng với mức đồng thời cao và độ trễ thấp.

Khi các khối lượng công việc Agentic AI xuất hiện, vấn đề trở nên còn phức tạp hơn. Ngữ cảnh trở nên dài hơn, số lần gọi công cụ tăng lên, tương tác nhiều lượt tăng lên, và mô hình không còn là một hệ thống một đầu vào, một đầu ra nữa; nó tiếp tục đọc, gọi, trả về và suy luận lại.

Điều này sẽ tiếp tục làm gia tăng áp lực liên kết nội bộ trong các trung tâm dữ liệu và giữa các trung tâm dữ liệu.

Vì vậy, cơ hội của Marvell nằm ở việc đứng tại các nút chính của chuyển động dữ liệu. Đây cũng là lý do mối quan hệ của Marvell với Nvidia đang trở thành một bổ trợ chiến lược quan trọng cho hệ sinh thái AI của Nvidia.

Đây là điểm khác biệt đầu tiên giữa Marvell và Broadcom. Broadcom giống như một nền tảng tổng hợp trong hạ tầng AI hơn, trong khi Marvell giống như một nền tảng kết nối trong các trung tâm dữ liệu AI hơn.

Doanh thu AI của Marvell không phải là một ASIC đơn lẻ, mà là một danh mục sản phẩm trung tâm dữ liệu

Hoạt động kinh doanh AI của Marvell có thể được chia thành bốn lớp,

1) ASICs, nghĩa là các bộ tăng tốc AI tùy chỉnh hoặc các chip tính toán liên quan được thiết kế cho hyperscalers;

2) ASIC attach, nghĩa là các chip kết nối, điều khiển, I/O và hỗ trợ cần thiết xung quanh XPU tự phát triển của khách hàng.

3) Optics / DSP, nghĩa là các bộ xử lý tín hiệu số, PAM4 DSP, coherent DSP, driver, TIA và các thành phần liên quan được sử dụng trong kết nối quang 800G và 1.6T.

4) Switching / Retimer / DCI, nghĩa là các chip switch Ethernet, retimer PCIe, DSP cho cáp chủ động, mô-đun interconnect trung tâm dữ liệu và các sản phẩm tương tự.

Trong báo cáo thu nhập FY2027 Q1 của Marvell, công ty đã nêu rõ rằng triển vọng doanh thu được nâng cấp được thúc đẩy bởi nhiều sản phẩm liên quan đến AI: các giải pháp quang scale-out 800G và 1.6T, các switch Ethernet scale-out 51.2T, các giải pháp quang scale-up cho NPO và CPO, các mô-đun interconnect trung tâm dữ liệu scale-across, và các giải pháp custom ASIC và ASIC attach.

Ở đây cần giải thích ba khái niệm,

1) Scale-up đề cập đến việc kết nối nhiều bộ tăng tốc trong một máy chủ duy nhất, một rack duy nhất, hoặc một hệ thống tương đối chặt chẽ để cải thiện hiệu quả phối hợp trong một miền tính toán.

2) Scale-out đề cập đến việc kết nối nhiều máy chủ hơn, nhiều rack hơn và nhiều node hơn để tạo thành một cụm AI lớn hơn.

3) Scale-across đề cập đến các liên kết giữa các trung tâm dữ liệu, giữa các khu vực và giữa các cụm.

Tổng hợp lại, hoạt động kinh doanh chính của Marvell là tham gia nhiều nhất có thể vào chuỗi chuyển động dữ liệu của các trung tâm dữ liệu AI, từ XPU đến kết nối quang, từ bên trong rack đến giữa các rack, từ scale-up đến scale-out đến scale-across.

Marvell đang đặt cược rằng nút thắt trong các trung tâm dữ liệu AI đang chuyển từ năng lực tính toán của một chip đơn lẻ sang năng lực chuyển động dữ liệu. Chừng nào xu hướng này còn tiếp diễn, Marvell có cơ hội hưởng lợi ở nhiều phân khúc cùng lúc.

Nhưng ngược lại, điều này cũng giải thích vì sao cuộc tranh luận về định giá của Marvell lại gay gắt hơn.

ASICs cần được tăng tốc, các mô-đun quang cần nâng cấp, DSP cần duy trì giá trị, switch cần thâm nhập vào nhiều mạng AI hơn, và retimer cùng DCI cần theo sát sự mở rộng của trung tâm dữ liệu. Nếu bất kỳ mắt xích nào không đạt kỳ vọng, định giá thị trường sẽ bị ảnh hưởng.

Vì vậy, câu hỏi là liệu Marvell có thể biến nhu cầu chuyển động dữ liệu của trung tâm dữ liệu AI thành tăng trưởng doanh thu bền vững trên toàn bộ danh mục sản phẩm của mình hay không. Nếu có, Marvell không chỉ là một công ty chip mạng thông thường, mà là một nền tảng kết nối trung tâm dữ liệu AI. Nếu không, thị trường sẽ định giá lại nó như một cổ phiếu chu kỳ beta cao với câu chuyện AI đã bị kéo lên trước.

Celestial AI: Marvell đã mua quyền chọn giá trị dài hạn trên kết nối quang scale-up

Thương vụ mua lại Celestial AI là một trường hợp cần được thảo luận chi tiết. Thương vụ này không mua doanh thu ngắn hạn; nó mua một tấm vé công nghệ cho thế hệ tiếp theo của kết nối scale-up AI bên trong hệ thống.

Marvell đã hoàn tất việc mua lại Celestial AI vào tháng 2 năm 2026. Tài sản cốt lõi của Celestial AI là công nghệ kết nối quang Photonic Fabric, nhằm cho phép các kết nối băng thông cao, công suất thấp, tích hợp chặt chẽ trong kiến trúc trung tâm dữ liệu AI và cloud thế hệ mới.

Khi số lượng XPU trong một hệ thống AI duy nhất tiếp tục tăng lên, HBM tiếp tục trở nên đắt đỏ hơn, và mô hình song song cùng song song chuyên gia trở nên phức tạp hơn, kết nối băng thông cao, độ trễ thấp bên trong node và bên trong rack sẽ ngày càng quan trọng.

Các kết nối điện truyền thống sẽ phải đối mặt với những hạn chế ngày càng tăng về mức tiêu thụ điện, khoảng cách và mật độ băng thông. Nếu kết nối quang có thể đi vào hệ thống sớm hơn, nó có thể thay đổi kiến trúc của các cụm ASIC.

Marvell cũng đã nêu rõ rằng công nghệ và đội ngũ của Celestial AI sẽ được tích hợp vào hoạt động kinh doanh trung tâm dữ liệu của Marvell để tăng cường khả năng kết nối đầu cuối cho các hệ thống AI thế hệ mới.

Marvell tiết lộ rằng đóng góp doanh thu ban đầu của Celestial AI dự kiến sẽ bắt đầu vào nửa sau của FY2028 và đạt tốc độ hàng năm là $500 million vào FY2028 Q4. Đến FY2029 Q4, doanh thu quy đổi hàng năm dự kiến sẽ tăng gấp đôi lên $1 billion. Đồng thời, thương vụ mua lại này dự kiến sẽ làm tăng khoảng $50 million chi phí hoạt động non-GAAP hàng năm.

Khoản đầu tư của Nvidia vào Marvell đưa ASICs vào trong ranh giới

Chắc chắn Nvidia không muốn các ASIC nội bộ của hyperscaler hoàn toàn bỏ qua hệ sinh thái hệ thống của mình. Nếu khách hàng nhất quyết phát triển chip của riêng họ, lựa chọn tốt hơn là cho phép những ASIC nội bộ đó kết nối với hệ sinh thái của Nvidia như NVLink.

Khi AI inference mở rộng quy mô, các khối lượng công việc AI nội bộ ổn định hơn, và áp lực chi phí trung tâm dữ liệu gia tăng, khách hàng chắc chắn sẽ tiếp tục thúc đẩy các ASIC nội bộ.

Vì vậy Nvidia đã giới thiệu NVLink Fusion, cho phép bên thứ ba tham gia ở một mức độ nào đó vào hệ sinh thái internet của Nvidia. Ngay cả khi khách hàng sử dụng các ASIC do Marvell cung cấp, họ vẫn có thể sử dụng công nghệ interconnect của Nvidia.

Vị trí lý tưởng của Marvell không chỉ đơn thuần là trở thành nhà cung cấp cấp dưới cho Nvidia, mà là trở thành nhà cung cấp lớp kết nối cần thiết cho nhiều lộ trình hệ thống AI khác nhau.

Vì vậy trong quá khứ, thị trường chủ yếu nhìn MRVL bằng cách so sánh với Broadcom, đặt câu hỏi liệu Marvell có thể trở thành nhà cung cấp ASIC lớn thứ hai sau Broadcom hay không.

Bây giờ có thêm một logic định giá: liệu Marvell có thể đứng cùng lúc giữa hệ sinh thái Nvidia và hệ sinh thái nội bộ của hyperscaler, trở thành một nền tảng kết nối được cả hai bên cần đến?

Nếu có, tiềm năng định giá của nó sẽ lớn hơn một công ty thiết kế ASIC thuần túy, vì nó kiểm soát khả năng kết nối hệ thống.

So sánh tóm tắt giữa Broadcom và Marvell

Broadcom là ASIC, Marvell là liên kết quang học. Đó là một kết luận sơ bộ. Nó không sai, nhưng quá đơn giản.

Vị thế mạnh hơn của Broadcom nằm ở cấu trúc mạng Ethernet scale-up / scale-out, cũng như các chip chuyển mạch, SerDes / PHY, card mạng và các nền tảng mạng.

Năng lực cốt lõi của hãng là kết nối một số lượng lớn các node tính toán trong các trung tâm dữ liệu AI thành một hệ thống có thể mở rộng, có thể lập lịch và có thể sản xuất hàng loạt thông qua các mạng hiệu năng cao. Tomahawk, Jericho, SerDes, PHY, NICs, CPO và ASIC cùng nhau tạo thành các điểm kiểm soát ở cấp độ hệ thống của Broadcom trong các trung tâm dữ liệu AI.

Vì vậy vị thế của AVGO thiên về điểm kiểm soát của ma trận chuyển mạch mạng hơn.

Bất kỳ ai xây dựng một cụm AI quy mô lớn đều cần các chip chuyển mạch hiệu năng cao, I/O tốc độ cao công suất thấp, kiểm soát tắc nghẽn, kiến trúc Ethernet và năng lực tinh chỉnh ở cấp hệ thống. Đó là lợi thế của Broadcom.

Vị thế mạnh hơn của Marvell nằm ở DSP, PAM4, truyền thông quang học coherent, năng lực ngoại vi ASIC, liên kết giữa các trung tâm dữ liệu, silicon photonics, và interconnect scale-up bán tùy biến sau khi tham gia NVLink Fusion.

Năng lực cốt lõi của hãng không phải là kiểm soát toàn bộ cấu trúc mạng như Broadcom, mà là nắm bắt càng nhiều càng tốt các điểm kết nối then chốt trong chuỗi di chuyển dữ liệu AI.

Vì vậy vị thế của Marvell thiên về nhiều điểm gắn kết trong chuỗi trao đổi dữ liệu hơn.

Marvell không phải là người dẫn đầu tuyệt đối ở mọi lớp, nhưng hãng tham gia vào nhiều phân khúc, bao gồm ngoại vi ASIC, bên trong mô-đun quang, liên kết giữa các trung tâm dữ liệu, PCIe retimers, DSP cáp chủ động, interconnect silicon photonic và interconnect scale-up. Doanh thu của hãng đến nhiều hơn từ nhu cầu ngày càng tăng liên tục đối với các chip kết nối khi dữ liệu AI dịch chuyển.

Và triết lý mua sắm của các hyperscaler thường là: mua giải pháp tốt nhất trong ngắn hạn, hỗ trợ nhà cung cấp thứ hai trong trung hạn, và thúc đẩy các tiêu chuẩn mở trong dài hạn, đồng thời phân tách chuỗi cung ứng theo các workload khác nhau. Đó là một trong những lý do quan trọng khiến cổ phiếu của MRVL có thể có dư địa bứt phá mạnh hơn.