BroadcomとMarvellがAIデータセンターの基盤ストーリーを支配している

BroadcomとMarvellはcustom ASIC分野を支配する2社だ。

Custom ASICはsemiconductorsの中で最も成長が速い分野の一つだ。ここで重要なのは、あるいは私がここで述べたい要点は、

Moore’s Lawは28nmプロセスノード以降、徐々に弱まっており、これはチップ面積の縮小がもはや、より高いトランジスタ密度、より大きな計算能力、より低い消費電力、あるいは0/1の切り替え周波数の上昇を通じたより速い計算速度をもたらさないことを意味する。

今日の3 nmと2 nmノードでは、単一ウエハーの設計およびtape-outコストは$500 millionを超え、業界全体の経済構造は必ず再編されることになる。

それはどのように再編されるのか？

もしあなたがGoogleで、TPU trainingとinferenceに関連する電力コストと減価償却費に毎年$50 billion超を費やしているなら、30%のtoken inferenceコスト削減をもたらすカスタムチップは、莫大な節約を意味する。

過去5年間で、Hyperscalerのcapital expendituresのうち増加する比率が自社開発チップに流れ込み、一方で市場で入手可能なNvidia GPUsのドル建て限界増分は徐々に頭打ちになってきた。Google TPU v7, AWS Trainium 2 and Trainium 3, Microsoft Maia 100 and Maia 200, Meta MTIA, and Apple’s in-house AI server chipは2026年に正式に確認された。

世界全体で見ると、hyperscaler規模でASICのco-designを担える能力を持つ企業は実質的に2社しかない: BroadcomとMarvellだ。Tom's Hardwareの業界調査によれば、この2社でhyperscaler向けカスタムAIアクセラレータのco-design市場の約95%を占めている。

この95%の集中が意味するのは、今後5年から10年の間に、hyperscalerが展開するあらゆるAI capital expendituresの中で、あらゆる内製XPUの登場はほぼ必ずこの2社のどちらかを経由するということだ。

custom ASICの台頭はビジネスの物語ではない。それは物理学が限界に達した後に、やむなく存在することになった経済再編だ

顧客集中度が高い

第一に、custom ASICの顧客は最上位のhyperscalerに極めて高く集中している。

1974年、DennardはIBM Researchでスケーリングの法則を提唱し、チップが小型化されると、消費電力を一定に保ったまま性能を向上できることを発見した。

しかし90nmノードに達すると、物理定数によって課される深刻なリーク問題が、電圧を比例的に下げ続けることを妨げ、電力密度は急上昇した。これが、CPUクロックが2005年頃に伸びなくなった物理的な理由であり、後にマルチコア・アーキテクチャが台頭する出発点となった。

28nm以降、トランジスタ当たりのコストはもはや下がらず、むしろ上昇し始め、製造コストと設計コストは急増した。

今日では、3nmのtape-outは最大で$500 millionかかり、2nmは$1 billionに近い。このような極めて高い固定費は、年間数百万個のチップを消費する最上位のデータセンター巨人だけが、巨額の生産量を通じてコストを償却できることを意味する。

TSMCと業界ロードマップによれば、プロセス技術は2030年頃にA10、すなわち1nmノードに到達すると見込まれており、その時点で物理トランジスタのスケーリングは終わりを迎える。計算性能の向上はpackaging、interconnect、そしてアーキテクチャ革新に全面的に依存するようになり、これは今後10年におけるcustom ASICの独占にとって最大の構造的機会となる。

Moore’s Lawの弱体化が資本構造を変える

第二に、Moore’s Lawの失速は資本構造を変えた。以前は、TSMC N5からN3にかけて、トランジスタ密度は1.6倍になった一方、waferコストは18%しか上がらず、トランジスタ当たりコストは25%低下した。

N3からN2に移ると、密度は1.15倍しか改善できないが、プロセスの複雑化によりwaferコストは50%上昇し、トランジスタ当たりコストは逆に30%増加する。

したがって直感に反して、先端プロセスノードはもはやチップを安くしない。むしろ、最先端ノードでしか実現できない絶対的なcomputeタスクを実行するために、より高価なトランジスタを使う。

スマートウォッチのようなコストに敏感な低価格帯のSoCsはN16/N7のような旧ノードにとどまり続ける一方、ハードなcompute要件を持ち高いプレミアムを受け入れる最上位のAIアクセラレータはN3、あるいはN2を使わなければならない。

Broadcom’s TPU v6e Trillium cho Google nằm trên nút N3, TPU v7 Ironwood nằm trên N3, và TPU thế hệ tiếp theo chuyển sang N2.

Meta’s MTIA T-V1 cho Meta nằm trên nút N5, và MTIA T-V2 nâng lên N3.

OpenAIの最初の内製inferenceチップはN3上であることが確認されており、第2世代はN2へと直接飛躍する。

AppleのAI server chipは最初からN2で始まる。

Marvell’s Trainium 2 cho AWS nằm trên nút N5, và Trainium 3 nâng lên N3. MRVL’s Maia 100 cho Microsoft nằm trên nút N5, và Maia 200 ở N3.

hyperscalerの次世代フラッグシップXPUはすべてN3-to-N2の移行ウィンドウに入っている。

このウィンドウはおおむね2026年から2028年をカバーしており、Broadcomが示すFY27で$100 billion超というAI revenue目標と一致し、またMarvellのFY27で約$8 billionのdata center revenueからFY29でほぼ$20 billionへ向かう暗黙のロードマップとも一致する。

Backside power deliveryとHigh-NA EUV

今後5年間で、業界には2つの重要な技術方向がある: backside power deliveryとHigh-NA EUVだ。

このうち、High-NA EUVはASMLが主導する次世代のlithography技術である。AI chipが約1.4 nm相当まで小型化すると、単位面積当たりのトランジスタ密度は2nm比で1.3倍超に高まり、1チップ当たりcomputeのもう一段の向上に相当する。

導入が遅れれば、業界全体はより早い段階で、より攻めたpackagingソリューションとシステムレベルのアーキテクチャ革新へ移行せざるを得なくなる。

High-NA EUVは12〜18か月遅れる可能性がある。maskコスト、resist材料、metrologyツールのすべてを再適応させる必要があるためであり、これはBroadcom、Marvellのchip design、そしてTSMCに有利に働く。

システムレベルの統合が、compute成長の新たなエンジンとしてトランジスタスケーリングに取って代わりつつある

2010年には、パッケージング費用はチップ総コストの約5%から8%を占めていた。2020年にはその比率は12%から15%に上昇し、2026年には、フラッグシップAIアクセラレータでは、パッケージング費用は一般に30%を超え、一部の極端な設計では40%に迫っている。

理由は、パッケージングがチップ性能の上限と供給能力の両方を左右する重要なボトルネックになったからだ。

まず、概念を明確にしておくと、waferは原材料、bare dieは半製品、そしてパッケージングと検査を終えたchipが最終製品である。

第一に、maskの制約は物理レベルで、単一dieの面積を約858 square millimetersに縛るため、AIチップはますます大きなsingle dieからmulti-die統合へ移行している。

第二に、memory wallの問題がある。単一チップがサポートできるHBM stackの数は、dieの縁に並べられるHBMインターフェース数によって制限される。帯域幅をさらに高めるには、HBMをlogic dieに物理的にさらに近づけ、広帯域・高速のインターフェースを通じて直接接続する必要がある。

第三に、interconnectの消費電力が計算電力を上回っており、統合パッケージングが唯一実現可能な技術経路になっている。

したがって、先進パッケージングを制する者が、AIアクセラレータの実際の出荷上限を制する。その答えはTSMCだ。

CoWoSは、TSMCが2011年に発表した2.5Dパッケージングプラットフォームである。その基本構造は3層から成り、最下層がorganic substrate、中央がsilicon interposer、最上層がlogic diesとHBM diesで構成される。

CoWoSが登場した当初は、主にハイエンドGPUとFPGA向けだった。2016年には大衆向けAIアクセラレータ市場に入り、2022年以降はhyperscalerのフラッグシップXPUの標準となった。

ここ数十年、プロセスが先進化するほどトランジスタは小さくなり、チップ上のトランジスタ数は増え、性能は強くなり、消費電力は低くなってきた。顧客が先進ノードへの移行を続けたのは、それが単なる技術アップグレードではなく、経済的なアップグレードでもあったからだ。

しかし、この論理は3nmから2nmへの移行で変わり始めた。まさに今私たちが経験しているノードである。

つまり、前述のMoore’s Lawの失速が資本構造を変えたのだ。

先進プロセスのコスト体系の第一層はNRE、すなわちnon-recurring engineering costであり、これは一度きりの技術開発コストを指す。これにはアーキテクチャ定義、IPライセンス、RTL設計、検証、物理設計、タイミングクローズ、電力最適化、パッケージング共同設計、テスト計画、EDAツール費用などが含まれ、さらに多岐にわたる。

第二層はtape-outとmasksである。ノードが先進的になるほどmasksは複雑になり、EUV層も増え、試行錯誤のコストは高くなる。chipの設計が完了すると、foundryに渡して試作生産を行う必要があり、これがtape-outである。1回のtape-out失敗による損失は非常に大きく、6〜9か月の製品ウィンドウ、顧客の導入タイミング、TSMCの生産能力計画、HBM購入スケジュール、パッケージング資源の割り当てなど、多くの要素を含む。

第三層はwaferコストとyieldである。

2nmの初期量産段階では、1dieあたりのコストは3nmより大幅に高くなる可能性がある。

したがって、2nmは業界の転換点である

hyperscalersにとっては、1トークンを生成、処理、あるいは理解するための総コストの方が重要だ。

同じ消費電力で、chipはより多くのinferenceを実行できるか。同じrack内で、より高い計算密度を実現できるか。同じ電力と減価償却費で、より多くのユーザー要求を処理できるか。inferenceの100万トークン当たりコストを下げられるか。AI製品の粗利益率を改善できるか。

workloadが十分安定しており、規模が十分大きいなら、カスタムchipはライフサイクルコストで汎用ソリューションを上回り得る。

したがって、custom ASICの台頭は、顧客が突然自社内開発を好むようになったからではない。先進ノードが高すぎ、汎用GPUが高すぎ、そしてAIのinferenceとtrainingの規模が大きすぎるからだ。

BroadcomとMarvellの価値は、複雑性の管理にある

BroadcomとMarvellは、既製IPライブラリ、SerDes、PHY、interconnect、パッケージング共同設計、TSMCのプロセス経験、yield向上の経験、大量生産テストの経験、そしてhyperscalersとの長期協業で蓄積されたシステム理解を含む、複雑性管理のための完全な能力セットを提供している。

言い換えれば、2nmプロセスが複雑になるほど、顧客は外部の共同設計パートナーを必要とする。先進プロセスのコストが高いほど、試行錯誤のコストは大きくなり、BroadcomとMarvellの価値は増す。

ここで、2つの概念を紹介する必要がある。

Design-Technology Co-Optimization (DTCO)。チップ設計は、プロセス開発段階でstandard cells、SRAM、design rules、power paths、timing modelsの定義に同期して関与する。

System-Technology Co-Optimization (STCO)。AIチップの最適化は、logic die、HBM、CoWoS、substrate、optical interconnect、rack network、電源、冷却を同時に考慮しなければならない。

プロセスが複雑になるほど、顧客は経験豊富な外部の共同設計パートナーをより必要とする。これら2つの概念は、AVGOとMRVLの堀がなぜ深くなるのかを説明している。

BroadcomとMarvellは、本質的には複雑性に対する保険を売っている。顧客は設計に対してだけでなく、プロジェクト失敗確率を下げ、量産投入までの時間を短縮し、yieldの確実性を高め、サプライチェーン連携を強化するための追加料金も支払っている。

Broadcomの強みは、より強力なシステムの包括性、ASIC共同設計能力、switching chips、SerDes、PHY、Ethernet、パッケージング経験、そしてより大きな顧客基盤にある。

さらに重要なのは、Broadcomにはソフトウェア部門からの強いキャッシュフローもあり、資本市場では同社がAI semiconductors + infrastructure software cash flowのハイブリッド・プラットフォームのように見えることだ。

Marvellの強みは、同社のAIデータセンター事業がより純粋であり、optical interconnect、DSP、PAM4、データセンターネットワーキング、そしてカスタムsiliconプロジェクトにおいて、ますます重要になっている点にある。

MarvellはBroadcomほど多角化しておらず、VMwareのようなソフトウェアによるキャッシュフローの支えもない。だが、その分だけ純度が高く、AWS、Microsoft、そして他の大口顧客からの大型案件が一斉に立ち上がれば、売上レバレッジはより明確になる。

今後の核心的な問いは、

AIの設備投資トレンドが汎用GPUからカスタムASICへ移行し続けるかどうかだ。もしそうなら、BroadcomとMarvellはもはや従来型のチップ設計サービス企業ではなく、hyperscalerが自前で構築するコンピューティング・システムにおける中核インフラ供給者となる。

しかし、2nmのコストが高すぎ、顧客が移行を減速させれば、BroadcomとMarvellの売上計上は遅れることになる。Nvidiaがセミカスタムのソリューションを提供すれば、BroadcomとMarvellの長期的な利益率も再評価が必要になるだろう。

NvidiaはMarvellに戦略投資をしているため、Broadcomは実際にはNvidiaと真正面から対峙しなければならない。

hyperscalerによる自前ASICの必要性

hyperscalerの自前ASICは、AIワークロードが十分に大きく、十分に安定し、十分に予測可能であって、AIワークロードの一部を汎用GPUからカスタムASICへ移し、Nvidiaを置き換えるのではなく、より低い単位コストで自社の中核事業を支えるときに意味を持つ。

NvidiaのGPUは、汎用性、ソフトウェア・エコシステム、開発者エコシステム、そしてフロンティアモデルの学習における柔軟性で優位にある。新しいモデル、新しいアルゴリズム、新しいフレームワーク、新しいオペレータに対しては、GPUが依然として最も安全で、最も速く、最も汎用的な選択肢だ。

しかし、AIサービスが大規模な商用化段階に入ると、コスト構造は変化し、推論が学習を上回って主たるワークロードになる。

大規模推論、recommendation、広告ランキング、検索、音声、翻訳、画像生成、コード補完、そして類似のAIワークロードは、巨大な規模と安定したパターンに達すると、カスタマイズに非常に適したものになる。

Googleは最も早い実践者であり、自前ASICが単発プロジェクトではなく長期的なプラットフォームになり得ることを最初に証明した企業だ。

TPUは、自社エコシステム内のAIワークロード向けに設計されており、検索、広告、翻訳、レコメンドからGeminiやGoogle Cloud AIに至るまで、Google AIの中核要素の一つとなっている。

GoogleはBroadcomにとって典型的な顧客であり、明確な長期ロードマップ、安定したチップ世代、そして高級インターコネクトとシステム共同最適化に対する極めて高い要求を持つ。

AWSはクラウドインフラの提供者だ。したがってAWSのTrainiumとInferentiaは、クラウド顧客により安価で、より制御しやすく、より高価値なAIコンピュート能力をもたらすよう設計されている。

Microsoftの需要はAzure OpenAI、GitHub Copilot、Microsoft 365 Copilot、Bing、Windows AI、そして企業向けAIサービスに集中している。同社の自前Maiaはコスト削減だけが目的ではなく、AIをより制御しやすい社内チップへ移行させ、長期コストを下げ、サプライチェーンのレジリエンスを改善するためのインフラ選択でもある。

MetaのMTIA需要も同様で、recommendation、広告ランキング、コンテンツ配信、そしてsocial graphの各システムを支えている。

Broadcom $AVGO を深掘りする

Broadcomの事業は主に4つの分野に分かれる、

1) カスタムAIアクセラレータ;

2) AIデータセンターにおけるスイッチング・チップ、Ethernet、NIC、fabric;

3) SerDes、PHY、CPO、光インターコネクトといった高速I/O能力;

4) VMware買収を通じて取得したソフトウェア事業。

これがBroadcomと他の多くのAI半導体企業との最大の違いだ。多くの企業は、GPU、HBM、あるいは光モジュールのいずれか一つの事業層しか持たない。Broadcomは、AIデータセンターの複数の重要ポイントに同時に位置している。

Broadcomの事業は、継続的な買収、統合、非中核コストの削減、高利益率製品ラインの維持、そしてキャッシュフロー変換の改善を通じて構築されており、非常に独特な資本配分モデルを形成している。その基盤ロジックには高い一貫性がある。

ワイヤレスチップ、ブロードバンドチップ、エンタープライズストレージ、ネットワークスイッチング、SerDes、ASIC、そしてVMwareソフトウェアはすべて共通して、顧客のスイッチングコストが高いこと、設計サイクルが長いこと、製品寿命が長いこと、参入障壁が高いこと、そして粗利益率とキャッシュフローの質が高いことという特徴を持つ。

したがってBroadcomは、イノベーション主導の従来型半導体企業ではなく、複雑な資産を運用し、複雑な製品群を長期的なキャッシュ創出資産へと変えることに長けた会社だ。

hyperscaler向けカスタムAI ASICも、極めて高い複雑性、極めて高いスイッチングコスト、そして極めて長いライフサイクルを持つ事業だ。顧客がBroadcomとともにAIアクセラレータの世代を共同開発することを選べば、その関係は一つのチップで終わるわけではない。

そしてASICは、各顧客向けに完全にゼロから開発されるわけではない。顧客が必要とするのは、GoogleのTPU、MetaのMTIA、OpenAIの推論チップ、Appleのprivate-cloud AIチップのように、異なるAIワークロードに合わせた調整であり、要件はそれぞれ異なる。

しかしBroadcomは、SerDes、PHY、die-to-dieの協調、パッケージングの経験、テストフロー、そして量産方法を基盤レイヤーで再利用できる。

hyperscaler規模のAI ASICには、少なくとも6つの重要モジュールが含まれる、

1) 演算マトリクス;

2) チップ上のSRAMおよびキャッシュシステム;

3) HBM;

4) インターコネクト・モジュール;

5) SerDes / PHY;

6) 電力管理およびその他関連モジュール。

SerDesは、極めて高いデータレートにおいて、信号整合性、消費電力、ビットエラー率、信頼性を確保しなければならない。蓄積のサイクルは通常年単位であり、短期的に人員を増やすだけでは迅速に再現できない。

チップ間、サーバー間、ラック間、そしてデータセンター間のデータ伝送が、AIデータセンター全体の利用率を左右する。

Broadcomはこの分野でほぼ独占的な地位を持っている。

TomahawkスイッチチップシリーズはAIデータセンターの高速バックボーンネットワークを支配しており、単一のTomahawk 5チップのスループットは51.2 Tbpsに達し、超大帯域幅シナリオ向けに設計されている。

Jerichoシリーズは、AI学習でよく見られる“microbursts”の処理に重点を置いている。ハードウェアレベルのフロー制御メカニズムを通じて、回路ロジック段でのバッファオーバーフローを排除し、その後のソフトウェアプロトコルによる再送に頼るのではなく、物理層でのロスレス伝送を実現する。

現在、EthernetベースのAIデータセンターネットワークにおいて、Broadcomの商用スイッチチップは絶対的な支配的地位を占めている。真の対抗馬はNvidiaのInfiniBandソリューションだけだが、Nvidia自身を除けば、業界全体はEthernet代替路線を強力に推進している。

SerDes / PHY / optical interconnect: Broadcomの基盤I/O価格決定力

スイッチチップはAIデータセンター内部のデータ調整能力を決定する一方で、SerDes、PHY、optical interconnectは、データがより大規模なクラスタ間を、十分に低い消費電力、十分に高い信頼性、十分に大きい帯域幅で安定的に流せるかどうかを決定する。

SerDesはserializer / deserializerの略である。その役割は、チップ内部の並列データを伝送用の高速シリアル信号に変換し、反対側で再び元に戻すことだ。

AIクラスタが大きくなるほど、データ移動はますます重要になる。チップ間、ボード間、スイッチ間、ラック間のあらゆる通信は高速I/Oを通る。速度が上がるほど、シグナルインテグリティ、消費電力、放熱、ビットエラー率が問題になってくる。

それが、高級SerDesがアナログおよびmixed-signal設計において最も難しい分野の一つである理由でもある。高級SerDesには、長年にわたる製品反復、シリコン検証、顧客との現場デバッグ、パッケージングの共設計、そしてシステムレベルでの問題切り分けが求められる。

もしあるhyperscalerがただ1つのチップだけを作りたいのであれば、選べる設計サービス会社は多いかもしれない。だが、AI ASICを相互接続可能で、ラックに搭載でき、世代をまたいで反復可能で、HBM、CoWoS、スイッチネットワーク、optical interconnectと共同最適化されたシステム製品へと変えたいのであれば、選択肢は急速に絞られていく。

これがBroadcomの2つ目の価格決定力の源泉である。すなわち、基盤I/O IPの拡張性と再利用性だ。

VMware: ソフトウェアのキャッシュフローはAI ASICのバリュエーションに影響する

VMwareはBroadcomのAIバリュエーションに2つの重要な影響を与える。

1) キャッシュフローを生み出すこと;

2) エンタープライズインフラへの入口を提供すること。

VMware買収後、Broadcomはより高い利益率とより良いキャッシュフロー品質を持つ高収益なインフラソフトウェア事業を追加し、比較的安定したキャッシュフローバッファを形成した。

これにより、BroadcomはAI半導体成長 + インフラソフトウェアキャッシュフローの複合プラットフォームとなる。

それはVMwareにリスクがないという意味ではない。BroadcomのVMware買収後も、顧客移行、価格圧力、エコシステム摩擦について市場では継続的に議論されてきた。一部の企業はVMwareへの依存を下げようとしており、これはVMwareがリスクのない完璧なキャッシュフロー資産ではないことを示している。

しかし、Hock Tanの資本配分ロジックから見ると、VMwareの戦略は顧客数を最大化することではなく、高価値・高利益率のエンタープライズ顧客と、より集約された製品ポートフォリオを追求することにある。

これはBroadcomがCAやSymantec Enterpriseを統合したやり方と一致する。すなわち、低収益事業を切り捨て、コア顧客を維持し、サブスクリプション浸透率を高め、利益率とキャッシュフロー転換を改善する、というものだ。

成長サイクルでは、ASICとデータセンター事業が成長レバレッジを生み出す。景気後退サイクルでは、VMwareがキャッシュフローバッファを提供する。そのキャッシュフローはさらに、配当、自社株買い、M&A統合、そして次のAIインフラ投資サイクルを支える。

Marvell $MRVL の詳細分析

Marvellは、Broadcomに次ぐカスタムシリコン分野で本当に最も価値ある第2のサプライヤーなのか、それともAIストーリーによって先に引き上げられた、ベータの高い循環株にすぎないのか。それがMarvellを理解するための核心的な問いである。

MarvellとBroadcomは同じタイプの会社ではない

Marvellを単純に別のBroadcomと表現することはできない。

Broadcomの強みはプラットフォーム化にある。ASIC、AIデータセンター、SerDes / PHY、VMwareのソフトウェアキャッシュフロー、そしてHock TanのM&A規律が一体となって、同社のバリュエーション基盤を支えている。

Marvellの物語は、AIデータセンター、特にASIC、optical interconnect、DSP、Ethernetスイッチング、PCIe retimers、AEC DSP、そしてscale-up、scale-out、scale-acrossの拡張に、より集中している。

そのため$MRVLは、よりベータの高いAIデータセンターインフラ株のような存在だ。

顧客案件がうまく加速すれば、売上レバレッジはBroadcomより直接的になる。しかし、顧客の立ち上がり時期が遅れたり、optical interconnectの価格圧力が強まったりすれば、株価もより敏感に反応する。

Marvellのポジショニング: ストレージ/ネットワークチップ企業からAIデータセンター接続プラットフォームへ

10年前、Marvellは主にストレージ制御、エンタープライズネットワーク、通信インフラのチップ企業として市場に認識されていた。

Matt Murphyが指揮を執って以来、同社は従来型半導体サプライヤーからデータインフラ半導体企業へと再定位された。

このポジショニングは非常に重要だ。なぜなら、AIデータセンターはGPUだけの話でも、ASICだけの話でもないからだ。

大規模AIクラスタの背後には、データインフラ全体がある。計算、メモリ、ネットワーク、光モジュール、スイッチチップ、PCIe、retimers、DSP、CPO、NPO、DCI、ラック間接続、データセンター間接続は、いずれも不可欠な構成要素である。

データセンターの要件は、計算チップがどれほど高速かだけではなく、数万基のGPUやXPUを、高い利用率、低遅延、低パケット損失率、そして拡張性を備えた1つのシステムとして接続できるかどうかにある。大規模モデルの学習では、数万基のGPUまたはXPUがパラメータと勾配を絶えず同期する必要がある。

大規模で推論が商用化されると、システムは高い同時実行性と低遅延でユーザー要求に応え続けなければならない。

Agentic AIのワークロードが登場すると、問題はさらに複雑になる。コンテキストはより長くなり、ツール呼び出しの回数は増え、複数ターンのやり取りも増える。そしてモデルはもはや1入力1出力のシステムではなくなり、読み続け、呼び出し、返し、再推論する。

これはデータセンター内部およびデータセンター間のインターコネクトへの圧力をさらに高め続けるだろう。

したがって、Marvellの機会は、データ移動の主要なノードに位置することにある。これも、MarvellとNvidiaの関係が、NvidiaのAIエコシステムにとって重要な戦略的補完になりつつある理由である。

これはMarvellとBroadcomの最初の違いでもある。BroadcomはAIインフラの中でより統合的なプラットフォームのような存在であるのに対し、MarvellはAIデータセンターの中でより接続プラットフォームのような存在である。

MarvellのAI売上は単一のASICではなく、データセンター製品群である

MarvellのAI事業は4つの層に分けることができる。

1) ASICs、すなわちハイパースケーラー向けに設計されたカスタムAIアクセラレータ、または関連する計算チップ;

2) ASIC attach、すなわち顧客が自社開発するXPUの周辺に必要となる接続、制御、I/O、およびサポート用チップ。

3) Optics / DSP、すなわち800Gおよび1.6Tの光接続で用いられるデジタル・シグナル・プロセッサ、PAM4 DSP、coherent DSP、driver、TIA、および関連コンポーネント。

4) Switching / Retimer / DCI、すなわちEthernet switchチップ、PCIe retimer、アクティブケーブル向けDSP、データセンター・インターコネクト・モジュール、および類似製品。

MarvellのFY2027 Q1決算説明会では、同社は、上方修正された売上見通しが、AI関連の複数の製品によって牽引されていると明言した。800Gおよび1.6Tのscale-out向け光ソリューション、51.2Tのscale-out向けEthernet switch、NPOおよびCPO向けscale-up光ソリューション、scale-acrossデータセンター・インターコネクト・モジュール、そしてcustom ASICおよびASIC attachソリューションである。

ここでは3つの概念を説明する必要がある。

1) Scale-upとは、1台のサーバー、1つのrack、または比較的緊密なシステム内で複数のアクセラレータを接続し、1つの計算ドメイン内で協調効率を高めることを指す。

2) Scale-outとは、より多くのサーバー、より多くのrack、より多くのnodeを接続して、より大きなAIクラスターを形成することを指す。

3) Scale-acrossとは、データセンター間、リージョン間、クラスター間のリンクを指す。

要するに、Marvellの中核事業は、XPUから光接続へ、rack内からrack間へ、scale-upからscale-out、そしてscale-acrossへと、AIデータセンターのデータ移動チェーンにできるだけ深く関与することにある。

Marvellは、AIデータセンターのボトルネックが、単一チップの計算能力からデータ移動能力へ移行していると賭けている。この傾向が続く限り、Marvellは複数セグメントで同時に恩恵を受ける機会がある。

しかし逆に言えば、これがMarvellのバリュエーションを巡る議論がより激しい理由でもある。

ASICsは加速を必要とし、光モジュールはアップグレードを必要とし、DSPは価値を維持する必要があり、switchはより多くのAIネットワークに浸透する必要があり、そしてretimerとDCIはデータセンター拡大に追随する必要がある。いずれかのリンクが期待に届かなければ、市場バリュエーションは影響を受ける。

したがって、焦点は、MarvellがAIデータセンターのデータ移動需要を、自社の製品群全体にわたる持続的な売上成長へ変えられるかどうかにある。もしできるなら、Marvellは単なるネットワークチップ企業ではなく、AIデータセンター・インターコネクト・プラットフォームとなる。もしできなければ、市場はAIストーリーが先行して織り込まれた高ベータの循環株として再評価するだろう。

Celestial AI: Marvellはscale-up光接続における長期的価値オプションを買った

Celestial AIの買収は、詳しく議論する価値のあるケースである。この取引は短期売上を買うものではなく、システム内部における次世代AI scale-up接続のための技術パスポートを買うものである。

Marvellは2026年2月にCelestial AIの買収を完了した。Celestial AIの中核資産はPhotonic Fabric光接続技術であり、新世代のAIおよびクラウド・データセンターアーキテクチャにおいて、高帯域幅、低消費電力、緊密に統合された接続を実現することを目的としている。

単一のAIシステム内のXPU数が増え続け、HBMがさらに高価になり続け、並列処理と専門家並列モデルがより複雑になるにつれ、node内およびrack内の高帯域幅・低遅延接続はますます重要になる。

従来の電気接続は、消費電力、距離、帯域密度の面で増大する制約に直面するだろう。光接続をより早くシステムに導入できれば、ASICクラスターのアーキテクチャを変えられる可能性がある。

Marvellはまた、Celestial AIの技術とチームがMarvellのデータセンター事業に統合され、次世代AIシステム向けのエンドツーエンド接続能力を強化すると明言した。

Marvellは、Celestial AIの初期売上寄与はFY2028後半に始まり、FY2028 Q4には年率$500 millionに達すると開示した。FY2029 Q4までに、年間換算売上は$1 billionへ倍増する見込みである。同時に、この買収により年間約$50 millionのnon-GAAP営業費用が増加すると予想されている。

NvidiaのMarvellへの投資は、ASICsを境界内に

確かにNvidiaは、ハイパースケーラーの社内ASICが自社のシステム・エコシステムを完全に素通りすることを望んでいない。顧客がどうしても自社チップを開発したいのであれば、より良い選択肢は、それらの社内ASICがNVLinkのようなNvidiaのエコシステムに接続できるようにすることだ。

AI inferenceが規模拡大し、より安定した社内AIワークロードが増え、データセンターのコスト圧力が高まるにつれて、顧客は間違いなく社内ASICを推し進め続けるだろう。

そこでNvidiaはNVLink Fusionを発表し、第三者がNvidiaのインターネット・エコシステムにある程度参加できるようにした。顧客がMarvell提供のASICを使う場合でも、Nvidiaのinterconnect技術を利用できる。

Marvellの理想的な立ち位置は、単にNvidiaの下請けサプライヤーになることではなく、さまざまなAIシステム・パスに必要な接続レイヤーのサプライヤーになることだ。

したがって過去には、市場は主にMRVLをBroadcomと比較して見ており、MarvellがBroadcomに次ぐ第2の大手ASICサプライヤーになれるのかを問うていた。

今では別のバリュエーション・ロジックが加わる。MarvellはNvidiaのエコシステムとハイパースケーラーの社内エコシステムの間に同時に立ち、双方に必要とされる接続プラットフォームになれるのか、というものだ。

もし可能なら、その評価余地は純粋なASIC設計会社より大きくなる。なぜなら、システム接続能力を握るからだ。

BroadcomとMarvellの要約比較

BroadcomはASIC、Marvellは光接続。これは暫定的な結論だ。間違いではないが、単純すぎる。

Broadcomのより強い立ち位置は、Ethernetのscale-up / scale-outネットワーク構造、ならびにスイッチチップ、SerDes / PHY、ネットワークカード、ネットワーク・プラットフォームにある。

同社のコア能力は、高性能ネットワークを通じてAIデータセンター内の多数の計算ノードを、拡張可能で、スケジューリング可能で、大量生産可能なシステムに結びつけることだ。Tomahawk、Jericho、SerDes、PHY、NICs、CPO、そしてASICは、AIデータセンターにおけるBroadcomのシステムレベルの制御点を形成している。

したがってAVGOの立ち位置は、ネットワーク・スイッチング・マトリクスの制御点寄りだ。

大規模AIクラスタを構築する者は誰でも、高性能スイッチチップ、低消費電力の高速I/O、輻輳制御、Ethernetアーキテクチャ、そしてシステムレベルのチューニング能力を必要とする。それがBroadcomの強みだ。

Marvellのより強い立ち位置は、DSP、PAM4、coherent光通信、ASICの周辺能力、データセンター間接続、silicon photonics、そしてNVLink Fusion参加後の半カスタムなscale-up interconnectにある。

同社のコア能力は、Broadcomのようにネットワーク構造全体を支配することではなく、AIデータ移動チェーンにおける重要な接続点をできるだけ多く押さえることだ。

したがってMarvellの立ち位置は、データ交換チェーンにおける複数の接続点寄りだ。

Marvellはあらゆるレイヤーで絶対的リーダーではないが、ASIC周辺、光モジュール内部、データセンター間接続、PCIe retimers、アクティブ・ケーブルDSP、silicon photonic interconnect、そしてscale-up interconnectなど、多くのセグメントに関与している。同社の売上は、AIデータが移動するにつれて接続チップへの継続的な需要増加から、より多くもたらされている。

そしてハイパースケーラーの購買哲学は通常、短期的には最良のソリューションを買い、中期的には第二サプライヤーを支援し、長期的にはオープン標準を推進しつつ、ワークロードごとにサプライチェーンを分離するというものだ。これが、MRVLの株価により大きな上振れ余地がある可能性を生む重要な理由の一つだ。